ㅇ 발명자/고안자:
ㅇ 등록번호/일자: 1010425200000 (20110613)
ㅇ 초록:
발명에 따른 멀티 비트 저장 가능한 메모리 장치는 제1 전극과 제2 전극 사이에 형성되고 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부 및 제1 전극과 메모리부 사이의 일부 영역에 형성되고 외부에서 전압이 인가되는 경우에 전하 트랩이 가능하며 트랩된 전하에 의해 제1 전극과 제2 전극 사이에 인가되는 전압에 의한 전기장이 상쇄되어 메모리부의 일부 영역의 분극 상태를 유지시키는 전하트랩부를 포함하는 셀 커패시터, 워드라인으로 인가되는 신호에 따라 셀 커패시터 및 서로 병렬 연결된 복수개의 메인비트라인을 전기적으로 연결하는 셀 트랜지스터, 복수개의 메인비트라인과 쌍을 이루는 복수개의 서브비트라인, 복수개의 메인비트라인에 각각 연결되어 셀 커패시터에 저장된 전하와 동일한 전하가 충전되는 복수개의 전하저장부, 하나의 메인비트라인과 하나의 서브비트라인으로 이루어진 비트라인 쌍은 동일한 전압레벨로 프리차지시키되, 각각의 비트라인 쌍마다 서로 다른 전압레벨로 프리차지시키는 복수개의 등화부, 복수개의 전하저장부와 복수개의 메인비트라인 간의 전하분배에 따라, 비트라인 쌍들의 프리차지 전압을 상이한 전압레벨로 조정하는 복수개의 감지증폭부 및 복수개의 메인비트라인 및 복수개의 서브비트라인으로부터 출력되는 출력신호를 비교하고, 디지털신호로 변환하는 신호변환부를 포함한다.
강유전체, 일렉트렛, 전하 트랩(charge trap), 멀티 비트, 센싱 방법
ㅇ 대표청구항:
제1 전극과 제2 전극 사이에 형성되고 히스테리시스를 나타내는 전기적으로 분극 가능한 물질을 포함하는 메모리부 및 상기 제1 전극과 상기 메모리부 사이의 일부 영역에 형성되고 외부에서 전압이 인가되는 경우에 전하 트랩이 가능하며 트랩된 전하에 의해 상기 제1 전극과 상기 제2 전극 사이에 인가되는 전압에 의한 전기장이 상쇄되어 상기 메모리부의 일부 영역의 분극 상태를 유지시키는 전하트랩부를 포함하는 셀 커패시터;
워드라인으로 인가되는 신호에 따라 상기 셀 커패시터 및 서로 병렬 연결된 복수개의 메인비트라인을 전기적으로 연결하는 셀 트랜지스터;
상기 복수개의 메인비트라인과 쌍을 이루는 복수개의 서브비트라인;
상기 복수개의 메인비트라인에 각각 연결되어 상기 셀 커패시터에 저장된 전하와 동일한 전하가 충전되는 복수개의 전하저장부;
하나의 메인비트라인과 하나의 서브비트라인으로 이루어진 비트라인 쌍은 동일한 전압레벨로 프리차지시키되, 각각의 비트라인 쌍마다 서로 다른 전압레벨로 프리차지시키는 복수개의 등화부;
상기 복수개의 전하저장부와 상기 복수개의 메인비트라인 간의 전하분배에 따라, 상기 비트라인 쌍들의 프리차지 전압을 상이한 전압레벨로 조정하는 복수개의 감지증폭부; 및
상기 복수개의 메인비트라인 및 상기 복수개의 서브비트라인으로부터 출력되는 출력신호를 비교하고, 디지털신호로 변환하는 신호변환부를 포함하는,
멀티 비트 저장 가능한 메모리 장치.
ㅇ 대표도면: